估算VHDL实现所需的面积

我有一些VHDL文件，可以在Debian上用ghdl进行编译。某些文件已经对相同的文件进行了改编，以实现ASIC。一种算法有一个“大面积”实现和一个“紧凑”实现。我想写更多的实现，但是要评估它们，我需要能够比较不同实现需要占用多少空间。我想在不安装任何专有编译器或任何硬件的情况下进行评估。足够的评估标准是对GE（门等效）面积或某些FPGA实现所需的逻辑片数量的估计。

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我想在不安装任何专有编译器或任何硬件的情况下进行评估。检查将为您提供一个大概的想法，但是在合成过程中进行的所有优化中，您可能会发现此精度水平与最终结果相去甚远。我建议您重新检查避免使用“专有编译器”进行评估的原因。我不知道任何用于VHDL的非专有综合工具（尽管已经讨论过）。流行的FPGA供应商为Windows和Linux提供了其软件的免费版本，您可以使用它们免费获取资源使用的准确计数。将FPGA资源使用转化为对目标技术更有意义的方法应该是可行的。我对ASIC世界不是很熟悉，但是同样有一些免费（但专有）工具可供您使用。

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首先计算触发器（FF）。它们的编号（几乎）由您编写的RTL代码唯一定义。有了一些经验，您可以通过检查代码来获得此号码。通常，＃FF与总面积之间具有良好的相关性。过去的经验法则是，对于许多设计，组合区域将与顺序区域大致相同。例如，假设在门阵列技术中触发器的面积计数为10个门，则#FFs * 20会为您提供初始估计。当然，设计特性有很大的影响。对于面向数据路径的设计，组合区域将相对较大。对于面向控制的设计，情况恰恰相反。对于标准单元设计，顺序区域可能会更小，因为FF效率更高。对于时序关键型设计，由于综合工具进行了时序优化，因此组合面积可能会更大。因此，剩下的问题是找出适合您的设计类型和目标技术的乘数因子。该策略可以是进行一些实验，或者查看先前的设计结果，或者询问其他内容。从那时起，估算就是将代码中已知的#FF与该系数相乘。

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